HBM，生变！
半导体行业观察 · 科技资讯
原创 杜芹DQ 2026-09-05 10:42 安徽 半导体行业观察：HBM的竞争，正在悄悄换战场。过去几年，市场谈论HBM，关注的几乎都是SK海力士、三星和美光：谁的DRAM制程更先进，谁能堆到12层、16层，谁的TSV和封装良率更高，以及谁最终进入英伟达的供应链。 公众号记得加星标⭐️，第一时间看推送不会错过。 HBM的竞争，正在悄悄换战场。过去几年，市场谈论HBM，关注的几乎都是SK海力士、三星和美光：谁的DRAM制程更先进，谁能堆到12层、16层，谁的TSV和封装良率更高，以及谁最终进入英伟达的供应链。 但到了HBM4和HBM4E，这门生意里正在出现一批过去并不显眼的新角色—— 晶圆代工厂。 近日，据韩媒及DIGITIMES等报道，SK海力士正在考虑将Intel Foundry引入HBM4E供应链，作为HBM Base Die的第二代工来源，以降低对台积电的依赖并改善供应弹性。无论Intel最终能否拿下订单，背后透露出的产业变化已经非常清晰 ：从HBM4开始，一颗HBM已经越来越离不开先进逻辑制程。 真正改变游戏规则的，是HBM最下面那颗过去不太受关注的芯片—— Base Die。 HBM越来越不像内存了 要理解为什么HBM会变成晶圆代工生意，必须先看HBM4这个关键的技术分水岭。 在HBM3E及更早的技术代际中，HBM的结构相对清晰：上层是多层DRAM堆叠（Core Die），最底下是一颗 Base Die。过去，这颗Base Die主要承担物理支撑、TSV（硅通孔）过孔引出以及基础的信号路由。由于功能单一，像存储三巨头（SK海力士、三星、美光）用自家的10nm级DRAM工艺就能顺手把它做了。 但HBM4发生了一些重要变化。 一方面， 接口密度物理翻倍。 HBM4的总线接口宽度从1024-bit直接翻倍至2048-bit，在此基础上，英伟达在Rubin平台上更将单Pin速率拉高至 11Gbps 以上。要在极其微小的芯片面积内挤入翻倍的 TSV 和 PHY（物理层）电路，传统 DRAM 节点的布线密度和金属层数已触及物理极限。 另一方面， 逻辑功能深度下沉。 为了追求极致的能效与超低延迟，GPU 与 ASIC 厂商开始要求将存储控制器、DFT（可测试性设计）电路，甚至是特定算法的计算模块直接集成到 Base Die中。 SK海力士在官网中也写道，「在HBM4中，逻辑芯片的作用日益凸显。HBM4的研发方向是提升基础芯片的性能，增强HBM堆叠与逻辑芯片之间的连接性，同时降低功耗。」 Base Die已经开始从一颗相对简单的芯片，变成一颗复杂的Logic Base Die。这就撞上了存储原厂的工艺壁垒：存储原厂的Fab基本不具备生产高性能逻辑芯片的12nm、5nm乃至更先进工艺线，两者并不是同一种制造逻辑。因为DRAM制造追求的是存储单元密度和成本，而复杂逻辑电路需要的是逻辑晶体管性能、布线密度以及先进EDA设计能力。 当越来越多逻辑被放进这颗“内存”时，一门过去属于存储厂商的生意，也正在悄悄变成一门晶圆代工生意。于是， 晶圆代工厂开始登场。 2024年，SK海力士与台积电宣布合作开发HBM4。当时双方给出的表述其实已经非常耐人寻味——要建立一种由IC设计公司、晶圆代工厂和存储厂商组成的三方合作模式。双方合作的第一个目标，就是Base Die。 在HBM3E以前，SK海力士的Base Die基本自己生产；从HBM4开始，则引入台积电先进逻辑工艺。这实际上改变了HBM延续多年的产业分工。以前一颗HBM的主要构成是DRAM制造 + TSV + 堆叠封装。而现在越来越接近：DRAM Core Die + Logic Base Die + Foundry + TSV + Advanced Packaging。 HBM由一颗“特殊的存储器”，越来越像一个小型的Chiplet系统。 定制化HBM的时代加速到来 随着Base Die的逻辑化，HBM正在从过去的标准件迈向定制化。 在今年的台积电技术论坛上，SK海力士透露：未来将通过采用台积电先进逻辑工艺的Base Die，把HBM从标准化产品进一步推向Custom HBM，并加强Memory与Logic的融合。同时在硅谷，SK 海力士已被爆出正在组建专门的 HBM 架构设计团队，其招聘岗位要求不仅覆盖传统 DRAM，还强制要求具备数字设计、PDN（电源分配网络）以及 3nm 以下 Foundry 先进工艺经验。 这已经越来越不像一家传统存储公司的工作方式，反而越来越像一家ASIC公司。 在SK海力士的HBM4之后的产品路线图中，HBM4E 和定制 HBM 被列为关键发展方向。SK海力士的iHBM解决方案是一种面向下一代HBM产品的散热管理技术，旨在提升其在高密度、高带宽环境下的运行稳定性